CMOSイメージセンサーにDRAMを積層、3層構造をソニーが世界初 ソニーは、DRAMを積層し [ブログ]
CMOSイメージセンサーにDRAMを積層、3層構造をソニーが世界初
ソニーは、DRAMを積層した3層構造の積層型CMOSイメージセンサーを開発した。高速読み出しを実現したことで、スマートフォンでもスーパースローモーション動画の撮影などが可能となる。
ソニーは2017年2月、DRAMを積層した3層構造の積層型CMOSイメージセンサーを開発したと発表した。高速読み出しを実現し、フルHDサイズで毎秒最大1000フレームというスーパースローモーション動画の撮影を可能とした。
ソニーはこれまで、裏面照射型画素部分と信号処理回路部分を積層し、2層構造としたCMOSイメージセンサーを供給してきた。今回は画素部と回路部の間に、容量が1GビットのDRAMを追加し3層構造とした。「DRAMを積層した3層構造のCMOSイメージセンサーは業界で初めて」と主張する。
開発品は、撮影した画像の読み出しを高速に行うため、画素部分から読み出したアナログ映像信号をデジタル信号へ変換する回路を、従来の2段から4段構造に増やした。また、読み出した信号をいったんDRAMに保存することで、業界標準のインタフェース規格に対応した速度で信号を出力することができるようにした。3層にそれぞれ搭載された回路間のノイズを低減する工夫も行うなど、高機能化とともに高い品質と信頼性も確保している。
開発したイメージセンサーの主な仕様は、有効画素数が2120万画素（5520×3840画素）、イメージサイズは対角7.73mm（1/2.3型）、ユニットセルサイズは1.22×1.22μmである。
こうした工夫により、1930万画素の静止画であれば、1枚当たり120分の1秒のスピードで読み出すことができる。従来に比べ約4倍の高速読み出しを実現した。これにより、メカニカルシャッターを備えていないスマートフォンのカメラモジュールなどで、動きの速い被写体を撮影した場合でも、フォーカルプレーンひずみを抑えた静止画の撮影が可能となる。
http://techfactory.itmedia.co.jp/tf/articles/1702/22/news003.html
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